디지털 논리회로 111 detection

디지털 논리회로 111 detection

디지털 논리회로 111 detection.hwp

본문 ●mealy code library IEEE; use IEEE.STD_LOGIC_1164.ALL; Uncomment the following library declaration if using arithmetic functions with Signed or Unsigned values use IEEE.NUMERIC_STD.ALL; Uncomment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM; use UNISIM.VComponents.all; entity mealy is Port( m_clk : in STD_LOGIC; m_reset : in std_logic; m_input : in STD_LOGIC; m_s : in STD_LOGIC; m_output : out STD_LOGIC; l_output : out STD_LOGIC_VECTOR (0 to 3) ); end mealy; architecture Behavioral of mealy is component counter_mealy Port ( m_clk : in STD_LOGIC; m_reset : in STD_LOGIC; m_input : in STD_LOGIC; m_output : out STD_LOGIC_VECTOR (0 to 3) ); end component; 하고 싶은 말 자일링스를 이용한 111detection 이다. 1이 3개 연속 들어온 경우 감지하여 output으로 1을 출력하며 연속된 111 이 3번 나온 후 더이상 출력 하지 않는다. 키워드 디지털, 논리회, 논리회로, 논리, 회로